IO FloorPlan

也就是 IO 的摆放。

首先考虑的是有利于 bonding，不可以让 bonding 线交叉、接触等等。当做的芯片需要 pin2pin 兼容一款旧芯片时，IO 的摆放就相当的痛苦。跟玩积木类似的感觉。LQ 封装时，注意有 substrate 或者 flag 可以共用，可以把所有的 groud 都先 bond 到这上面，然后再从 substrate 上 bond 到 finger 上。BGA 的更复杂点，substrate 有多层，需要专门的工程师完成布线。这部分工作的成果是一份 bonding map，封装厂要根据此文档完成封装。

其次考虑模拟 IP 的要求。这些 IP 都有固定的出 pin 顺序，有些甚至带有自有的 IO。需要遵循 chip floorplan。

还要考虑 IO 电源域的划分。模拟和数字、数字和数字、模拟和模拟之间可能需要用 power cut cell 隔离。这些隔离单元的选择，有时候需要考虑是否把 ground 都 short 在一起。需要在地弹噪声影响和 ESD 之间做个权衡。

最后是供电 IO 的布局。需要计算一下 IO ring 上的 IR drop，前端一般只是根据方块电阻简单计算一下，准确的仿真可以交给悲催的后端工程师。有前同事 @gaojun2340883757 提到的 ESD 整体结构的问题，没有亲自设计过不太懂，只知道在有空闲的地方多放些 dummy 的电源 IO。印象里我们的 ESD 结构是后端工程们负责处理的。SSO 的计算和仿真前面提到过了。还有个 EM 的问题，电迁移导致的金属失效，一般估算一下芯片的整体功耗，看看现有的电源和地 IO 的总电流能不能承受。